高性能 Verilog HDL 模拟器与 lint 系统 Verilator

高性能 Verilog HDL 模拟器与 lint 系统 Verilator

LGPL
C/C++
跨平台
2020-01-20
terenceyhj

Verilator 是一个高性能 Verilog HDL 模拟器与 lint 系统,用户编写一个小的 C++/SystemC 封装文件,该文件实例化用户顶层模块的“Verilate 化”模型。然后,这些 C++/SystemC 文件由 C++ 编译器(gcc/clang/MSVC++)进行编译,最终生成的可执行文件执行设计模拟。

Verilator 不会简单地将 Verilog HDL 转换为 C++ 或 SystemC。Verilator 不仅可以翻译,还可以将代码编译为速度更快的优化与可选的线程分区模型,同时这些模型封装在 C++/SystemC/Python 模块中。

经过编译的 Verilog 模型,即使在单线程上执行的速度也比独立 SystemC 快 10 倍以上,并且在单线程上的执行速度比诸如 Icarus Verilog 之类的解释 Verilog 模拟器快 100 倍。多线程可能还会使速度提高 2-10 倍(在解释型模拟器上总共可以提高 200-1000 倍)。

的码云指数为
超过 的项目
加载中

评论(0)

暂无评论

Verilator 4.026 发布,高性能 Verilog HDL 模拟器

Verilator 4.026 发布了。 Verilator 是一个高性能 Verilog HDL 模拟器与 lint 系统,它不会简单地将 Verilog HDL 转换为 C++ 或 SystemC。Verilator 不会简单地将 Verilog HDL 转换为 C++ ...

01/22 07:09

没有更多内容

加载失败,请刷新页面

没有更多内容

暂无问答

chisel第一个实验

根据https://blog.csdn.net/leishangwen/article/details/46225587 中所说,做第一个实验步骤如下: 1:下载sbt-1.1.4.tgz解压到/media/sdb4/download/scala/sbt目录,只有三个子目录bin,c...

2018/04/27 11:46
1.1K
0
动手---sbt(2)

参考 https://blog.csdn.net/leishangwen/article/details/46225587 建立一个chisel_max目录,文件内容如后面所述,现在开始执行命令: joe@joe-Aspire-Z3730:/media/sdb4/download/scala$ c...

2018/06/19 16:15
133
0
Scala RISC-V

在线scala编程 https://scalafiddle.io/ Scala教程 http://www.runoob.com/scala/scala-tutorial.html https://www.yiibai.com/scala/scala_strings.html http://wiki.jikexueyuan.com/pro...

2018/04/26 08:53
973
0

没有更多内容

加载失败,请刷新页面

没有更多内容

返回顶部
顶部