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Git@OSC 项目推荐 —— VHDLine 代码行统计工具

VHDLine是一个代码行统计工具， 开发初衷是本人在FPGA测评项目中需要经常统计VHDL和Verilog（SystemVerilog） 代码的代码行、注释率信息，而工作中常用的代码行统计工具基本没有关于这些语言的 统计支持，可自定义注释类型的也没有。

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